基于FPGA的移動(dòng)終端信號(hào)處理器設(shè)計(jì)-隨著實(shí)時(shí)數(shù)字信號(hào)處理技術(shù)的發(fā)展，ARM、DSP和FPGA體系結(jié)構(gòu)成為3G移動(dòng)終端實(shí)現(xiàn)的主要方式。本文的設(shè)計(jì)通過(guò)ARM對(duì)目標(biāo)及環(huán)境進(jìn)行建模、運(yùn)算，生成網(wǎng)絡(luò)協(xié)議仿真數(shù)據(jù)庫(kù)，應(yīng)用DSP進(jìn)行數(shù)據(jù)調(diào)度、運(yùn)算和處理，最后形成所需的調(diào)幅、調(diào)相、調(diào)頻等控制字，通過(guò)FPGA控制收發(fā)器芯片產(chǎn)生射頻模擬信號(hào)。

跟著數(shù)字技能的前進(jìn)，高速、超大規(guī)模集成電路廣泛運(yùn)用， 3G 移動(dòng)終端 基帶信號(hào) 處理體系正朝著靈敏、高度集成化、模塊化、通用化的方向開展?；鶐盘?hào)處理器是數(shù)字技能與通訊技能相結(jié)合的產(chǎn)品，它能靈敏處理數(shù)字基帶信號(hào)，調(diào)制無(wú)線信號(hào)以便完結(jié)同通訊網(wǎng)絡(luò)體系前端基站的無(wú)線通訊。文章規(guī)劃了一種依據(jù)先進(jìn)微處理器（ARM）、數(shù)字信號(hào)處理（DSP）和現(xiàn)場(chǎng)可編程門陣列（FPGA）體系結(jié)構(gòu)的3G移動(dòng)終端基帶信號(hào)處理器。這種體系結(jié)構(gòu)的長(zhǎng)處在于當(dāng)供給更能滿意客戶需求的先進(jìn)處理器時(shí)，整個(gè)體系簡(jiǎn)單集成，并且可以經(jīng)過(guò)軟件辦法便利地添加功用，而不必定制只讀存儲(chǔ)器（ROM）編碼的新芯片。一起體系運(yùn)用軟件完結(jié)聯(lián)合檢測(cè)和信號(hào)解碼功用，經(jīng)過(guò)軟件更新輕松完結(jié)對(duì)體系的任何晉級(jí)，無(wú)需硬件修正。

1 規(guī)劃思路

跟著實(shí)時(shí)數(shù)字信號(hào)處理技能的開展，ARM、DSP和FPGA體系結(jié)構(gòu)成為3G移動(dòng)終端完結(jié)的首要辦法。本文的規(guī)劃經(jīng)過(guò)ARM對(duì)方針及環(huán)境進(jìn)行建模、運(yùn)算，生成網(wǎng)絡(luò)協(xié)議仿真數(shù)據(jù)庫(kù)，運(yùn)用DSP進(jìn)行數(shù)據(jù)調(diào)度、運(yùn)算和處理，最終構(gòu)成所需的調(diào)幅、調(diào)相、調(diào)頻等操控字，經(jīng)過(guò)FPGA操控收發(fā)器芯片發(fā)生射頻模仿信號(hào)。運(yùn)用數(shù)字芯片之間的通用性，ARM與DSP間的通訊，不僅能實(shí)時(shí)處理接納和發(fā)送的數(shù)據(jù)，還可以習(xí)慣不同移動(dòng)網(wǎng)絡(luò)的具體要求，一起便利加載新的程序。FPGA數(shù)字頻率組成技能以其在頻率捷變速度、相位連續(xù)性、相對(duì)帶寬、高分辨率以及集成化等方面的優(yōu)異功用，為 3G移動(dòng)終端射頻信號(hào)模仿的完結(jié)辦法供給了挑選。

2 硬件完結(jié)

本體系首要部分是ARM主控模塊、DSP實(shí)時(shí)數(shù)據(jù)處理模塊和FPGA信號(hào)生成模塊。ARM主控模塊完結(jié)物理層與協(xié)議棧的通訊，接納高層的指令，履行相應(yīng)的使命。如協(xié)議棧需求在某些子幀中的某個(gè)或幾個(gè)上行時(shí)隙發(fā)送數(shù)據(jù)到核心網(wǎng)，在某些子幀中的某個(gè)或幾個(gè)下行時(shí)隙接納核心網(wǎng)的數(shù)據(jù)，這時(shí)把一切的指令和數(shù)據(jù)都存放在同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器（SDRAM）中，然后告訴DSP去履行。DSP實(shí)時(shí)數(shù)據(jù)處理模塊得到數(shù)據(jù)和指令后，首要處理發(fā)送數(shù)據(jù)，對(duì)數(shù)據(jù)進(jìn)行信道編碼調(diào)制、CRC附著、交錯(cuò)、擴(kuò)頻調(diào)制等，然后處理接納數(shù)據(jù)，如信道估量、去攪擾、CRC校驗(yàn)、信道解碼、解擴(kuò)、唯特比解碼等。FPGA為信號(hào)生成模塊，辦理26 M時(shí)鐘，進(jìn)行分頻的使命，操控模仿基帶（ABB）的主動(dòng)發(fā)送功率操控（APC）、主動(dòng)接納增益操控（AGC）、主動(dòng)頻率操控（AFC）等，一起也實(shí)時(shí)操控射頻（RF）的作業(yè)。當(dāng)DSP中的一些算法十分安穩(wěn)后，可以用FPGA來(lái)完結(jié)這些算法，削減DSP的處理?yè)?dān)負(fù)。其硬件電路如圖1所示。

2.1 接口

ARM與DSP的數(shù)據(jù)交流是經(jīng)過(guò)雙口隨機(jī)存儲(chǔ)器（RAM）來(lái)完結(jié)的，即圖1中的SDRAM，起到上下行操控指令、參數(shù)和數(shù)據(jù)等緩存和交流的效果。這兒收發(fā)雙口RAM數(shù)據(jù)線的位數(shù)巨細(xì)為16 bit， SDRAM 存儲(chǔ)巨細(xì)為128 M。硬件中止信號(hào)線8（INT8）與硬件中止信號(hào)線9（INT9）每5 ms互相發(fā)生一次，等于TD-SCDMA空口信號(hào)的子幀中止，一起也可以作為ARM與DSP的操控指令、呼應(yīng)來(lái)完結(jié)ARM與DSP之間的通訊。

FPGA的首要的接口有data_out［15:0］接口，與數(shù)模轉(zhuǎn)換器（A/D）接口和與RF接口。

data_out［15:0］接口用來(lái)輸出FPGA運(yùn)算的成果，與DSP的數(shù)據(jù)總線掛接在一起，在FPGA內(nèi)部設(shè)置一個(gè)三態(tài)門，開門信號(hào)便是 FPGA的片選信號(hào)CE。當(dāng)CE不選通的時(shí)分，三態(tài)門輸出為高阻情況，不會(huì)影響DSP的數(shù)據(jù)總線。在每一個(gè)樣點(diǎn)距離的時(shí)刻內(nèi)，F(xiàn)PGA運(yùn)算出相關(guān)值的實(shí)部和虛部，將它們別離鎖存在4個(gè)16 bit的鎖存器中，并將與DSP相連的data_ready信號(hào)置高電平，表明數(shù)據(jù)現(xiàn)已準(zhǔn)備好。DSP檢測(cè)到data_ready為高后會(huì)進(jìn)行讀操作，用地址總線的高幾位發(fā)生出片選信號(hào)將FPGA選通，經(jīng)過(guò)地址總線的低兩位A0、A1來(lái)挑選4個(gè)鎖存器的其間一個(gè)，順次讀取實(shí)部和虛部?jī)蓚€(gè)32位數(shù)的高16位和低16位。FPGA內(nèi)部會(huì)對(duì)DSP的讀操作計(jì)數(shù)，承認(rèn)數(shù)據(jù)分4次讀出后，則將data_ready置低，直到下一次運(yùn)算結(jié)束后再舉高。FPGA的頻率、相位和起伏操控字的設(shè)置和操控信號(hào)的發(fā)生由TMS320C5510完結(jié)，F(xiàn)PGA可以看作是異步存儲(chǔ)設(shè)備與TMS320C5510的外存儲(chǔ)器接口 （EMIF）相連，EMIF選用32 bit總線。

與數(shù)模轉(zhuǎn)換器（A/D）接口的A/D一端銜接ABB，另一端銜接FPGA，傳輸要發(fā)送的數(shù)據(jù)和移動(dòng)網(wǎng)絡(luò)接納的數(shù)據(jù)。在與A/D的接口部分中，有 3個(gè)輸入端RIF、PS和CLK。RIF用來(lái)串行輸入A/D轉(zhuǎn)換來(lái)的樣點(diǎn)值；PS為幀同步信號(hào)，它在輸入到FPGA后用來(lái)驅(qū)動(dòng)FPGA內(nèi)部的整體操控模塊；CLOCk為移位時(shí)鐘，它操控A/D與FPGA之間數(shù)據(jù)串行傳輸?shù)囊莆弧?/p>

與RF接口首要是用來(lái)操控發(fā)送和接納RF芯片作業(yè)。

2.2 主控模塊

主控模塊擔(dān)任操控和和諧各種作業(yè)，ARM選用TI公司出產(chǎn)的開放式多媒體運(yùn)用渠道（OMAP）微處理器，經(jīng)過(guò)集成鎖相環(huán)倍頻體系主頻可以到達(dá) 66 MHz，最大外部存儲(chǔ)空間可達(dá)256 MB，片上資源豐富，外圍操控能力強(qiáng)性價(jià)比高。由它操控DSP模塊接納網(wǎng)絡(luò)發(fā)送的指令及參數(shù)，完結(jié)無(wú)線自在的協(xié)議通訊。

2.3 實(shí)時(shí)數(shù)據(jù)處理模塊

實(shí)時(shí)數(shù)據(jù)處理模塊［1］經(jīng)過(guò)同享內(nèi)存與ARM完結(jié)發(fā)送的指令、傳輸參數(shù)和數(shù)據(jù)，依據(jù)設(shè)定的 移動(dòng)終端 作業(yè)情況，如Cell Search、隨機(jī)接入進(jìn)程（RA）、專用操控信道（DCCH），及方針、環(huán)境的實(shí)時(shí)動(dòng)態(tài)核算FPGA的操控字。一起也經(jīng)過(guò)同享內(nèi)存上報(bào)從網(wǎng)絡(luò)接納的數(shù)據(jù)和信息傳輸給ARM；經(jīng)過(guò)鎖存器向處理板供給控衰減操控信號(hào)完結(jié)睡覺，來(lái)到達(dá)省電。DSP選用TI公司C5000系列中的TMS320C5510，體系時(shí)鐘達(dá)600 MHz，數(shù)據(jù)處理速率可以到達(dá)4 800 MIPS。供給32/16 bit主機(jī)口，具有兩個(gè)獨(dú)立的外部存儲(chǔ)器接口，其間EMIF支撐64 bit總線寬度。

2.4 FPGA模塊規(guī)劃

本文的規(guī)劃選用StraTIx系列芯片，內(nèi)嵌多達(dá)10 Mbit的3種RAM塊：512 bit容量的小型RAM、4 KB容量的規(guī)范RAM、512 KB的大容量RAM。FPGA模塊具有True_LVDS電路，支撐低電壓差分信號(hào)（LVDS）、低電壓正射極耦合邏輯（LVPECL）、準(zhǔn)電流形式邏輯 （PCML）和超傳輸形式（HyperTranport）差分I/O電氣規(guī)范，且有高速通訊接口。本規(guī)劃供給了完好的時(shí)鐘辦理計(jì)劃，具有層次化的結(jié)構(gòu)和多達(dá)12個(gè)鎖相環(huán)（PLL）。StraTIx系列運(yùn)用的開發(fā)軟件是ALTEra公司供給的新一代開發(fā)軟件QUARTus II。

該系列芯片的最大特征是內(nèi)嵌硬件乘法器和乘加結(jié)構(gòu)的可編程DSP模塊，適用于完結(jié)高速信號(hào)處理。這種DSP模塊是高功用的嵌入算術(shù)單元，它可以裝備為硬件乘法器、加減法器、累加器和流水線寄存器。Stratix系列具有多達(dá)28個(gè)DSP模塊，可裝備為224個(gè)嵌入乘法器，可以為大數(shù)據(jù)吞吐量的運(yùn)用供給靈敏、高效和有價(jià)值的計(jì)劃。這些DSP模塊可以完結(jié)多種典型的DSP功用，如有相關(guān)器、限沖擊呼應(yīng)（FIR）濾波、快速傅立葉改換（FFT）功用和加密/解密功用等，其間相關(guān)器算法規(guī)劃是各種其他算法完結(jié)的根底和根本組成部分。

移動(dòng)終端體系接納到的射頻信號(hào)經(jīng)過(guò)前端預(yù)處理后，送到A/D采樣，然后經(jīng)過(guò)串行辦法輸出樣點(diǎn)值到FPGA［2］。每個(gè)樣點(diǎn)值是用10 bit的二進(jìn)制補(bǔ)碼表明的，需先經(jīng)過(guò)一個(gè)串/并轉(zhuǎn)換器轉(zhuǎn)化為寬度為10 bit的并行信號(hào)。首要樣點(diǎn)值要進(jìn)行的是希爾波特改換，希爾波特改換有多種完結(jié)辦法，這兒選用一個(gè)129階的濾波器來(lái)完結(jié)，濾波器的抽頭系數(shù)由 MATLAB函數(shù)Remez發(fā)生，得到與其正交的另一路信號(hào)；然后以這兩路信號(hào)別離作為實(shí)部和虛部，與本地序列進(jìn)行相關(guān)運(yùn)算，將相關(guān)值的實(shí)部和虛部送給 DSP做后續(xù)處理。這樣，DSP才可以經(jīng)過(guò)先對(duì)相關(guān)值求模，然后對(duì)模值呈現(xiàn)的峰值的距離、幅值和數(shù)目等信息進(jìn)行判別和進(jìn)一步處理，來(lái)確認(rèn)是否捕捉到信號(hào)。相關(guān)器算法FPGA規(guī)劃的內(nèi)部結(jié)構(gòu)框圖如圖2所示。

2.5 PFGA與RF的接口、總線及時(shí)序操控規(guī)劃

FPGA與RF的接口、總線及時(shí)序操控規(guī)劃如圖3所示。

為了添加信道容量、改進(jìn)帶寬功率，TD-SCDMA經(jīng)過(guò)運(yùn)用上行鏈路（反向鏈路）同步、軟件無(wú)線電和智能天線的技能將時(shí)分雙工（TDD）與 CDMA結(jié)合起來(lái)。TD-SCDMA要求手機(jī)的射頻部分具有快速的切換時(shí)刻、高的動(dòng)態(tài)規(guī)模以及發(fā)送機(jī)和接納機(jī)部分的高線性度。MAX2410是一個(gè)完好正交發(fā)射器，它由一個(gè)正交調(diào)制器、可變?cè)鲆鍵F和RF放大器組成。MAX2309是一種為依據(jù)CDMA的單頻單模蜂窩電話體系規(guī)劃的IF接納機(jī)，其輸入頻率規(guī)模經(jīng)過(guò)優(yōu)化到達(dá)70 MHz~300 MHz，在35 dBm增益下達(dá)-33 dBm，在-35 dBm增益下達(dá)+1.7 dBm。FPGA操控RF首要經(jīng)過(guò)4個(gè)RF操控寄存器：A word寄存器、 B word寄存器、 C word寄存器和 D word寄存器。

3 軟件完結(jié)

移動(dòng)終端軟件包括運(yùn)用層軟件、通訊協(xié)議軟件和物理層軟件3部分。

運(yùn)用層軟件LAY 4-7：包括人機(jī)界面（MMI）和體系運(yùn)用層協(xié)議（S/W）部分，MMI為移動(dòng)終端運(yùn)用者接口，S/W相似移動(dòng)終端的操作體系。

通訊協(xié)議軟件LAY 2-3：該部分軟件較大，首要為通訊協(xié)議，首要確保無(wú)線通訊體系可以在各種情況順利互通。

物理層軟件LAY 1：擔(dān)任和諧DSP、其他硬件和軟件。物理層軟件的規(guī)劃將能完結(jié)節(jié)能的特性、多資源、多時(shí)隙的處理、數(shù)據(jù)包和對(duì)其他網(wǎng)絡(luò)體系的監(jiān)測(cè)。在規(guī)劃物理層軟件時(shí)的還要對(duì)相鄰小區(qū)的監(jiān)測(cè)，特別是當(dāng)相鄰小區(qū)間互相還沒有同步的時(shí)分。

移動(dòng)終端 軟件各個(gè)模塊首要完結(jié)與硬件的對(duì)應(yīng)聯(lián)系如下：

運(yùn)用層軟件LAY 4-7和通訊協(xié)議軟件LAY 2-3軟件的完結(jié)首要是在ARM中完結(jié)，假設(shè)LAY 4-7需求一些特別高要求的運(yùn)用時(shí)，可以再添加相應(yīng)的硬件模塊，而不影響原有的架構(gòu)，如添加高要求多媒體的處理和播映；物理層軟件LAY 1首要在DSP和FPGA中完結(jié)。

在軟件編程時(shí)ARM和DSP可以運(yùn)用C言語(yǔ)來(lái)完結(jié)，運(yùn)用的調(diào)試東西為CCS軟件，當(dāng)DSP中有一些算法十分成熟后，移動(dòng)通訊對(duì)這塊的實(shí)時(shí)性要求比較高時(shí)，應(yīng)該用匯編言語(yǔ)來(lái)完結(jié)，在FPGA中可以用VHDL言語(yǔ)來(lái)完結(jié)。在編程是首要盡量界說(shuō)好各個(gè)功用模塊的使命，然后界說(shuō)好各個(gè)功用模塊的接口參數(shù)等，在可以不必全局變量的時(shí)分盡量不必。

另一個(gè)首要應(yīng)戰(zhàn)是在TD-SCDMA終端里完結(jié)聯(lián)合檢測(cè)算法，特別是關(guān)于算法的時(shí)刻優(yōu)化。DSP和FPGA之間的使命分配上要有一個(gè)合理和諧的分工，這樣可以最大極限的發(fā)揮這兩個(gè)處理器的功用。在實(shí)踐軟件編程中，算法程序核算量大、編碼延時(shí)過(guò)長(zhǎng)，因而

需求在確保質(zhì)量的前提下對(duì)算法進(jìn)行優(yōu)化。在滿意精度要求下，進(jìn)一步將算法簡(jiǎn)化，粗化查找規(guī)模來(lái)下降核算量；關(guān)于高檔言語(yǔ)程序代碼，用混合匯編、去除嵌套循環(huán)等辦法進(jìn)行代碼優(yōu)化，進(jìn)步代碼功率。

4 結(jié)束語(yǔ)

本試驗(yàn)研討是在南昌大學(xué)自然科學(xué)基金Z03333的贊助下完結(jié)的。該體系很好的完結(jié)了 3G 移動(dòng)終端處理功用，但實(shí)踐環(huán)境比仿真環(huán)境更雜亂，需求給出解決辦法，然后再驗(yàn)證?，F(xiàn)在該計(jì)劃完結(jié)了384 kb/s作業(yè)，運(yùn)用3個(gè)時(shí)隙（每個(gè)時(shí)隙128 kb/s）；完結(jié)了依據(jù)高速下行分組接入（HSDPA）技能進(jìn)步數(shù)據(jù)速率，它相似于WCDMA和CDMA2000規(guī)范所供給的速率。開發(fā)的3G芯片組可以滿意顧客關(guān)于改進(jìn)功用和功用的要求，一起又堅(jiān)持了相同或更低的價(jià)格。